求助fpga

警告（15058）：锁相环“CLK_33Mhz:CLK_33Mhz|altpll:altpll_component|CLK_33Mhz_altpll:auto_generated|pll1”处于普通或源同步模式，其输出时钟“补偿时钟”设置为clk，由于该时钟为输出引脚提供信号，所以未得到完全补偿——只有处于零延迟缓冲模式的锁相环才能对输出引脚进行完全补偿。