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求助如何根据verligoHDL代码画波形图

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  • fpga逛吧
    1
该楼层疑似违规已被系统折叠 隐藏此楼查看此楼
rt,实在找不到答案,百度上搜也搜不到


  • 我姓懂啥也不懂
  • fpga逛吧
    1
该楼层疑似违规已被系统折叠 隐藏此楼查看此楼
你可以使用EDA工具(例如ModelSim、Xilinx Vivado等)来根据Verilog HDL代码生成波形图。首先,将Verilog HDL代码编译为仿真模型,然后利用仿真模型运行波形仿真。在仿真期间,EDA工具将根据输入信号和时钟信号模拟电路行为,并输出波形图形。这样,你就可以可视化电路波形,以便分析和调试。


2025-06-12 07:02:46
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  • China🍊
  • fpga门外
    2
该楼层疑似违规已被系统折叠 隐藏此楼查看此楼
初始状态a,b为0,10ns后a拉高,再10ns后b拉高,再10ns 后a拉低,然后保持


  • 刘志强网鱼
  • fpga逛吧
    1
该楼层疑似违规已被系统折叠 隐藏此楼查看此楼
这不是最简单的异或门吗。。。。输入信号给了,画输出信号的波形有点水啊


  • 戈多ending
  • fpga逛吧
    1
该楼层疑似违规已被系统折叠 隐藏此楼查看此楼
这样?


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