2001年前后，Intel和台积电都开始上线130nm工艺。到现在为止，台积电也还在运作130nm、90nm、65nm、40nm工艺产线，但Intel就全线转向32nm和更新的工艺节点了，这就带来了资产使用寿命价值问题。

继续补充

最佳工艺目标是~40-50nm的翅片高度，~6nm的翅片厚度和~15nm的栅极长度，即翅片厚度的2.5倍。

因为intel挺进到10nm的时间太早，而EUV量产交付在17年之后，可用于HVM是20年后，所以才会DUV上折腾，等到EUV量产了还没搞定，结果就是0.33NAEUV没足够量，而DUV对10nm又难产
DUV浸润对EUV 效率对比如图

基于Pre-10nm的8121U 实际密度 SSF 115.74MTr/mm²，NAND 90.78MTr/mm2，根据intel计算公式 10nm密度是100.76

N3e FP26nm、CPP 54/48nm HD-Cell High 54/195nm 48/143nm(logic密度为215.6为台积电PPT宣传1.6x) HP-cell High 48/169nm 182.5MTr/nm² 54/221nm为124MTr/mm²(intel4 HP240G50 密度为123MTr/mm²)

ASML早期卫星式EUV路线图(2010-2017)

Scale down

大佬，收藏了

ASML财报中历年光刻机分类销售额与销售数量～
以欧元计 EUVL单价 2022年比2018年高68.6%，但是以当年平均汇率 美元计，只高了50%

谈到i4制程 Compute Tile，这个22年5月就对比过缩放了～直接上数据吧，Intel7的ADL 8p+0e下 L2-10MB LLC 24MB 面积是84mm²(1.25M L2包括控制电路是1.65mm² 3MB LLC+ring是6mm²，而intel4的mtl cpu-tile 6P+8E L2-16MB LLC 24MB 面积是66mm²

小河虾