一、单项选择题（本大题共 15 小题， 每小题 2 分， 共 30 分）
1 ．下列各种数中，最小的数是 [ ]
A ．(5.1)16 B ．(5.1)10 C ．(5.1)8 D ．(101.1)2
2 ．将八进制数(53.2)8 对应的余 3BCD 码是 [ ]
A ．(10000110.0101)余 3BCD B ．(10000011.0010)余 3BCD
C ．(01110110.01011000)余 3BCD D ．(01000011.00100101)5421BCD
3 ．函数F = CD + BD + AB + BC + AD 的多余项是 [ ]
A ．BD B ．AD C ．BC D ． CD
4 ．图 1.1 所示电路的输出函数 F 的表达式为[ ]
A ．F = AC + BC B ．F = AC + CB
C ．F = AB + BC D ．F = AB + BC
5 ．逻辑函数F = (AB + AB) + (A Å B) 的最简与或式为
]
A ． A + B C. A + B D. 1
6 . 与 AC + BC + A . B 相 等 的 表 达 式 为 。
A ． AC B . BC
C . A . B + C D . AB + C
UCC
.
F
&
图 1.1
7 . 函 数
为 。
F = A . C . D + A .B . D + AC + BCD + CD + AB . D 的 最 简 与 或 非 式
A ． F = ABC + AD + CD
B ． F = A . BC + CD + A . D
C ． F = AB . C + BC + BC
D ． F = AC + CD + A . D + B . D
8 . 在四变量卡诺图中，逻辑上相邻的一组最小项为 。
A ． m 1 与 m 2 B ． m 4 与 m 6 C ． m 5 与 m 1 2 D ． m 2 与 m 8
9 . 逻 辑 函 数 F = AC + BC 的 最 小 项 标 准 式 为 。
A ． F = Σ (2, 3, 7) B . F = Σ (2, 6, 7)
C . F = Σ (2, 5, 6, 7) D . F = Σ (0, 1, 3, 4)
1 0 . 逻 辑 函 数 F（A, B,C,D）= Σ (1, 5, 8, 12) + Σd (3, 7, 10, 11, 14, 15) 的 最 简 与 或 式
为 。
A . F = AD + AD + CD B . F = AD + AD
C . F = AC . D + AD + CD D . F = AD + A . D
11 ．将一路信号送至多个输出端，应选用[ ]
A ．全加器 B ．数据选择器 C ．编码器 D ．数据分配器
12．所谓同步计数器是指 [ ]
A.各触发器的时钟端连在一起，统一由系统时钟控制。
B.可用前级的输出做后级触发器的时钟。
C.由同类型的触发器构成。
D.可用后级的输出做前级触发器的时钟。
13 ．设计模值为 30 的计数器至少需要触发器的级数为 [ ]
A ．3 B. 4 C. 5 D. 6
14 ．n 位纽环形计数器，其计数模值为 [ ]
A.n B.n2 C.2n D.2n
15．74LS194 当 Cr=1，S1=1 S0=1 时 Q0Q1Q2Q3 等于 [ ]
A．0000 B．D0D1D2D3 C．1111 D．1001
二、填空题（本大题共 5 小题，每小题 2 分，共 10 分）
16．逻辑函数F = AB(B + C) + DA +E 的反函数 F = 。
17．格雷码由于其 特性被广泛用于可靠性编码。
18. F=AÅ AÅ 1Å 1Å 0Å 1= 。
19.序列信号产生电路产生的序列码的长度由 电路保证。 20.将 150KHZ 输入信号， 5 分频后输出信号频率是 。
三、分析题（本大题共 3 小题，每小题 10 分）
说明：中规模器件 74LS90、74LS161 和 74LS194 的功能见附页
21. 由译码器组成电路如图 3. 1 所示 （1）写出 F1 和 F2 的逻辑表达式； （2）列出 F1 和 F2 的真值表；
（3）说明该电路的功能。
B
C
1
图 3.1
22．用 74LS90 和 74LS194 组成电路如 2.3(a)、 (b)所示。
① 分别列出(a)、 (b)电路的状态迁移表（图 b 电路的初态为 1111）； ② 分别说明(a)、 (b)电路的功能 。
•
•
•
•
•
•
QACP1CP2S91 QB QC 74LS 90S92 R01 QD R01
(a)
图2.3
第 3 页 （共 5 页）
23．由译码器 74LS138 和计数器 74LS161 组成电路如图 3.3 所示。
①列出 74LS161 的状态迁移关系；
②列出输出 F 的序列信号。
0
1
2
3
4
5
6
7
A2 A1 A0
QD QC QB Qc
74LS161
A B C D LD
1 1
四、设计题（本大题共 3 小题，每小题 10 分，共 30 分）
图3.3
24.用集成四位全加器和少量的门电路，设计一个可控转换电路。
① 当 X=0，将输入的 8421BCD 码转换为余 3BCD 码输出；
② 当 X=1，将输入的余 3BCD 码转换为 8421BCD 码输出。
25．试用 74LS161 设计一个起始状态为 0010 的 11 进制计数器，。
① 列出状态迁移表；
② 画出逻辑电路图。
26.可控双向四进制计数器状态迁移图如图 4.1 所示，x=0 时做加法，输出 z 为
Q1Q0 x/z
进位， x=1 做减法， 输出 z 为借位， 请用 JK 触发器实现。
① 做出状态迁移表；
② 确定每级触发器的激励函数；
③ 画出逻辑图。
图 4.1
74LS161功能表
输入 输出
CP Cr LD P T A B C D QA QB QC QD
0 × × × 1 0 × × 1 1 1 1 1 1 0 × 1 1 × 0 A B C D 0 0 0 0A B C D计数（模16）保持保持（Oc=0)
74LS90功能表
输入 输出
R01 R02 S91 S92 CP1 CP2 QD QC QB QA
1 11 10 ×× 0 0 ×× 01 11 1 0 0 0 00 0 0 01 0 0 11 0 0 1
R01R02=0 S91S92=0 CP 0 0 CPCP QAQD CP 二进制计数五进制计数8421码十进制计数5421码十进制计数
74LS194功能表
输入 输出
Cr CP S1 S0 SL SR D0 D1 D2 D3 Q0 Q1 Q2 Q3
011111 A 0 0011 0101 × SR SL × d0 d1 d2 d3 0 0 0 0保持SR Q0 Q1 Q2Q1 Q2 Q3 SLd0 d1 d2 d3保持
1 ．下列各种数中，最小的数是 [ ]
A ．(5.1)16 B ．(5.1)10 C ．(5.1)8 D ．(101.1)2
2 ．将八进制数(53.2)8 对应的余 3BCD 码是 [ ]
A ．(10000110.0101)余 3BCD B ．(10000011.0010)余 3BCD
C ．(01110110.01011000)余 3BCD D ．(01000011.00100101)5421BCD
3 ．函数F = CD + BD + AB + BC + AD 的多余项是 [ ]
A ．BD B ．AD C ．BC D ． CD
4 ．图 1.1 所示电路的输出函数 F 的表达式为[ ]
A ．F = AC + BC B ．F = AC + CB
C ．F = AB + BC D ．F = AB + BC
5 ．逻辑函数F = (AB + AB) + (A Å B) 的最简与或式为
]
A ． A + B C. A + B D. 1
6 . 与 AC + BC + A . B 相 等 的 表 达 式 为 。
A ． AC B . BC
C . A . B + C D . AB + C
UCC
.
F
&
图 1.1
7 . 函 数
为 。
F = A . C . D + A .B . D + AC + BCD + CD + AB . D 的 最 简 与 或 非 式
A ． F = ABC + AD + CD
B ． F = A . BC + CD + A . D
C ． F = AB . C + BC + BC
D ． F = AC + CD + A . D + B . D
8 . 在四变量卡诺图中，逻辑上相邻的一组最小项为 。
A ． m 1 与 m 2 B ． m 4 与 m 6 C ． m 5 与 m 1 2 D ． m 2 与 m 8
9 . 逻 辑 函 数 F = AC + BC 的 最 小 项 标 准 式 为 。
A ． F = Σ (2, 3, 7) B . F = Σ (2, 6, 7)
C . F = Σ (2, 5, 6, 7) D . F = Σ (0, 1, 3, 4)
1 0 . 逻 辑 函 数 F（A, B,C,D）= Σ (1, 5, 8, 12) + Σd (3, 7, 10, 11, 14, 15) 的 最 简 与 或 式
为 。
A . F = AD + AD + CD B . F = AD + AD
C . F = AC . D + AD + CD D . F = AD + A . D
11 ．将一路信号送至多个输出端，应选用[ ]
A ．全加器 B ．数据选择器 C ．编码器 D ．数据分配器
12．所谓同步计数器是指 [ ]
A.各触发器的时钟端连在一起，统一由系统时钟控制。
B.可用前级的输出做后级触发器的时钟。
C.由同类型的触发器构成。
D.可用后级的输出做前级触发器的时钟。
13 ．设计模值为 30 的计数器至少需要触发器的级数为 [ ]
A ．3 B. 4 C. 5 D. 6
14 ．n 位纽环形计数器，其计数模值为 [ ]
A.n B.n2 C.2n D.2n
15．74LS194 当 Cr=1，S1=1 S0=1 时 Q0Q1Q2Q3 等于 [ ]
A．0000 B．D0D1D2D3 C．1111 D．1001
二、填空题（本大题共 5 小题，每小题 2 分，共 10 分）
16．逻辑函数F = AB(B + C) + DA +E 的反函数 F = 。
17．格雷码由于其 特性被广泛用于可靠性编码。
18. F=AÅ AÅ 1Å 1Å 0Å 1= 。
19.序列信号产生电路产生的序列码的长度由 电路保证。 20.将 150KHZ 输入信号， 5 分频后输出信号频率是 。
三、分析题（本大题共 3 小题，每小题 10 分）
说明：中规模器件 74LS90、74LS161 和 74LS194 的功能见附页
21. 由译码器组成电路如图 3. 1 所示 （1）写出 F1 和 F2 的逻辑表达式； （2）列出 F1 和 F2 的真值表；
（3）说明该电路的功能。
B
C
1
图 3.1
22．用 74LS90 和 74LS194 组成电路如 2.3(a)、 (b)所示。
① 分别列出(a)、 (b)电路的状态迁移表（图 b 电路的初态为 1111）； ② 分别说明(a)、 (b)电路的功能 。
•
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•
QACP1CP2S91 QB QC 74LS 90S92 R01 QD R01
(a)
图2.3
第 3 页 （共 5 页）
23．由译码器 74LS138 和计数器 74LS161 组成电路如图 3.3 所示。
①列出 74LS161 的状态迁移关系；
②列出输出 F 的序列信号。
0
1
2
3
4
5
6
7
A2 A1 A0
QD QC QB Qc
74LS161
A B C D LD
1 1
四、设计题（本大题共 3 小题，每小题 10 分，共 30 分）
图3.3
24.用集成四位全加器和少量的门电路，设计一个可控转换电路。
① 当 X=0，将输入的 8421BCD 码转换为余 3BCD 码输出；
② 当 X=1，将输入的余 3BCD 码转换为 8421BCD 码输出。
25．试用 74LS161 设计一个起始状态为 0010 的 11 进制计数器，。
① 列出状态迁移表；
② 画出逻辑电路图。
26.可控双向四进制计数器状态迁移图如图 4.1 所示，x=0 时做加法，输出 z 为
Q1Q0 x/z
进位， x=1 做减法， 输出 z 为借位， 请用 JK 触发器实现。
① 做出状态迁移表；
② 确定每级触发器的激励函数；
③ 画出逻辑图。
图 4.1
74LS161功能表
输入 输出
CP Cr LD P T A B C D QA QB QC QD
0 × × × 1 0 × × 1 1 1 1 1 1 0 × 1 1 × 0 A B C D 0 0 0 0A B C D计数（模16）保持保持（Oc=0)
74LS90功能表
输入 输出
R01 R02 S91 S92 CP1 CP2 QD QC QB QA
1 11 10 ×× 0 0 ×× 01 11 1 0 0 0 00 0 0 01 0 0 11 0 0 1
R01R02=0 S91S92=0 CP 0 0 CPCP QAQD CP 二进制计数五进制计数8421码十进制计数5421码十进制计数
74LS194功能表
输入 输出
Cr CP S1 S0 SL SR D0 D1 D2 D3 Q0 Q1 Q2 Q3
011111 A 0 0011 0101 × SR SL × d0 d1 d2 d3 0 0 0 0保持SR Q0 Q1 Q2Q1 Q2 Q3 SLd0 d1 d2 d3保持
