失效分析之制样技术介绍（二）：晶圆去层

接上篇《失效分析之制样技术介绍（一）：离子研磨（CP）》(文末点击相关题目即可回顾)，本篇将介绍失效分析最常用到也是最重要的制样技术：晶圆去层（Delayer）。
集成电路失效分析案子中我们经常遇到这样的情况：失效异常经分析已明确为晶圆内部存在缺陷，且晶圆外观未见明显异常。
这种情况继续分析就需要用到缺陷定位。
缺陷如果存在于金属互联层内部就需要逐层分析，进一步暴露缺陷。
注：金属互联层失效模式常表现为金属线短路、Via开路或高阻现象。除金属互联层常见失效外，还包括前段Contact开路、高阻、漏电及源极、漏极等缺陷。
去层（Delayer）即指通过物理、化学相结合的一系列方法，将晶圆逐层剥离。
该项操作对产品来说为破坏性分析，因此在分析过程需特别注意避免引入新的损伤。因此对人员经验、设备能力、场地环境要求非常高。
在去层分析过程中，每剥离一层，均需要用到光学、电子显微镜，逐一查找缺陷（含Via缺陷）。发现异常后，还需要综合考虑整个样品状态、缺陷情况，选用最佳成像方式呈现并进一步分析。
目前市面常见集成电路产品主要分为铝、铜两种制程（铝制程通常3~6层，每层1~2um厚度。铜制程通常3~10层，每层0.1~0.2um厚度），不同材质去层方法还需区别对待。