DC/DC功率变换器领域的一个重要创新是实现越来越高的密度设计。在推动占地面积更小的解决方案的过程中，设计人员现在专注于可用的功率密度，以从转换器电路中提取单位面积或体积的最大功率。由于电源转换器是整个解决方案中至关重要且无处不在的部分，因此经过深思熟虑的印刷电路板(PCB)布局代表了提高密度的机会，同时还提供了额外的系统级优势。电磁干扰(EMI)就是一个例子，在产品设计和认证过程中，这是一个越来越令人烦恼的问题。紧凑、优化的功率级布局在排放和抗扰性方面提高了EMI。
在这个由三部分组成的系列[1]中，我用逐步的方法讨论了快速开关DC/DC转换器的PCB布局注意事项。第1部分中的步骤1和步骤2检查了PCB层堆叠，并确定了转换器的高di/dt电流环和高dv/dt电压节点。第2部分中的第3步和第4步回顾了功率级和控制IC组件的放置，以实现最佳开关以及热和EMI性能。在这最后一期中，我将介绍步骤5和6:栅极驱动器、电流传感和反馈网络的关键走线路由;并回顾了多层PCB基板的电源和接地平面设计以及接地分离技术。有关DC/DC转换器PCB布局准则的完整摘要，请参见表1。
步骤5:路由MOSFET门驱动器，电流感应，反馈和其他关键痕迹
了解栅极回路和共源寄生电感
MOSFET开关行为以及波形振响、开关损耗、器件应力和EMI的后果与器件封装和PCB布局连接引起的开关回路和门电路的寄生电感密切相关[2,3]。从图1中，我们需要认识到栅极驱动电路布局中产生的两个寄生电感的作用。
图1:syncet寄生导通导致相位腿配置中不受欢迎的直通。这与开关节点电压产生的位移电流dv/dt (a)和体二极管反向恢复电流产生的负诱导源电压di/dt (b)有关。
LG是栅极回路的自感，包括来自MOSFET封装和PCB走线路由的集总贡献，LS是漏极和栅极电流路径共享的共源或互感[4,5]。如图1所示，控制MOSFET (CtrlFET)的共源电感LS1增加了开关损耗，因为主回路的di/dt产生了一个负反馈电压，阻碍了门源电压的上升和下降。在体二极管反向恢复过程中，共源电感LS2导致同步MOSFET (syncet)的杂散导通。
最小化门电路寄生电感
前面我在第1部分和第2部分讨论了4开关降压升压变换器[5]的顶层和底层布局。图2、3显示了该PCB的内层艺术品。
栅极驱动迹线从控制IC到位于第3层和第4层的四个mosfet，保持尽可能短和直接，以减少栅极电感。开尔文连接将栅极驱动回线直接连接到各自的MOSFET源端子，最大限度地减少共源电感。低侧MOSFET栅极的返回电流在GND平面上驱动流回IC的PGND引脚。为了最小化栅极环路面积，栅极和源走线采用20mil走线宽度作为差分对并排布线。
栅极回路寄生电感也增加了刷新引导电容器所需的时间。当syncet具有较短的传导时间时，这对于高占空比操作条件尤其重要。图1用绿色突出显示引导电容刷新电流路径。
路由电流和电压感测痕迹
图3a显示了电流检测作为从分流电阻到IC电流检测输入的紧密耦合差分对路由的迹线。分流器上的开尔文感应对精确度至关重要。保持边界确保与检测返回迹相关联的通孔与GND平面隔离，并且电流检测滤波器组件位于尽可能靠近IC的位置。
图3b显示了在实现最精确调节的点上的VOUT检测位置，通常在电流流向负载之前的堆叠的最低层。VIN和VOUT感测迹线对GND是低阻抗的，但仍然容易受到转换器的高di/dt环路的影响。
步骤6:电源与GND平面设计;单点接地
对于高密度布局，设计人员需要特别注意使用尽可能少的通孔进行信号布线，特别是在大电流传导路径内。这避免了“瑞士奶酪效应”，即PCB堆叠中的所有层都被大量的通孔穿孔，增加直流电阻并损害热和EMI性能。正如[6]中提到的，许多PC板问题可以追溯到信号返回路径不连续，从而导致共模电流和辐射发射。如果返回路径没有被GND平面上的间隙或槽中断，高频信号将沿着迹线传导到负载，然后由于相互耦合而立即返回到迹线下面。
由于所有电容仅在自谐振频率范围内有效解耦，因此很难实现从VIN和VOUT到PGND的宽谱解耦分布。通过将VIN和VOUT平面堆叠在PGND平面上方或下方，多层PCB被用作低等效串联电感(ESL)电容器。在降压-升压变换器的示例布局中，VIN和VOUT铜多边形位于顶部和底部，为功率端子提供低阻传导路径(第2部分)。然后，PCB的内层在GND电位处填充尽可能多的铜，如图2,3所示。AGND和PGND在原理图中通常用两个不同的接地符号表示。AGND和PGND之间只需要一个连接点，通常在IC的外露热垫(DAP)处。
PCB布局指南
步骤1:选择PCB结构和堆叠规格
1.1 多层PCB结构大大优于单面或双面PCB，以减少传导损失，降低热阻抗，减轻EMI，并最大限度地减少噪声和迹线和组件之间的相互作用。
1.2 了解堆叠结构，包括板厚、铜重量、芯层和预浸料层(预浸渍玻璃纤维/树脂复合材料)[7]。
1.3 使用四层或六层PCB堆叠可以在第二层上实现紧密耦合的固体GND平面。以POWER-GND-SIGNAL-POWER/SIGNAL为例。
1.4 通过指定低高度PCB来改善两层设计中底层GND平面的耦合性和有效性。否则，双面设计本质上就是两个单面组件。
1.5 使用GND平面屏蔽敏感的小信号迹线免受功率级开关噪声的影响。
1.6 认识到PCB设计的最佳实践与高密度和小解决方案尺寸密切相关。
步骤2:识别高di/dt电流环和高dv/dt电压节点
2.1 尽量减少大电流，高di/dt功率回路和栅极驱动回路的面积，因为这些会产生h场，可以磁耦合到附近的低阻抗电路。
2.2 尽量减少具有较大dv/dt跃迁的高压交流节点的面积——例如，开关、引导和高侧门驱动器——因为这些代表的电场可以电容性耦合到附近的高阻抗电路。
2.3 避免在GND平面中增加回流电流路径长度的插槽、间隙和分段，从而导致共模噪声电流和辐射发射。
步骤3:功率级布局
3.1 器件的选择和布局的mosfet，去耦电容器和分流电阻应瞄准绝对最小的面积和“热”环的周长。
3.2 降低功率回路寄生电感，包括来自MOSFET封装、解耦电容、分流电阻和PCB互连的部分电感，因为它会导致电压超调、接地反弹、振铃、EMI和功率损失[3]。
3.3 配置为水平电流流的电源回路，在正下方的层上添加一个GND平面，作为h场自抵消和降低寄生电感的屏蔽层。
3.4 并联多个去耦电容器以降低等效串联电阻(ESR)和ESL。
3.5 不良的syncet杂散导通与高开关节点dv/dt以及门环和共源寄生电感密切相关(图1)。采取措施通过降低门下拉阻抗和使用紧密耦合的门和源(返回)走线来缓解这种情况。
3.6 将一个电阻与引导电容串联，用于非对称栅极驱动设计[6]。这样可以在不影响关断开关损耗的情况下衰减开路转换的电压和电流转换速率。
3.7 将开关节点缓冲网络和反平行肖特基二极管放置在离同步cet极近的死区导通处。
3.8 为了在对流环境中获得最佳的热场轮廓，应避免高组件(如滤波器电感和电解电容器)对低轮廓功率mosfet的气流阴影。
3.9 开关节点铜土地面积是管理dv/dt相关噪声和为低侧MOSFET提供可接受的热下沉之间的权衡。具有高交流电压的大飞机成为辐射电磁干扰的发射和接收天线结构。
3.10 去除电感器正下方的GND平面铜，以尽量减少电容耦合到GND，特别是如果需要大量的旋转来获得电感。
3.11 为了避免增加电感的等效并联电容(EPC)，降低其自谐振频率(SRF)，将电感端子的铜管分开。
步骤4:控制IC放置和控制截面布局
4.1 参考设备数据表，了解具体的布局建议和布局示例。
4.2 保持IC靠近mosfet以减少栅极驱动迹线长度。双面布局的一种选择是将IC定位在PCB相对于mosfet的另一侧。
4.3 使用多个热通孔将IC的暴露热垫连接到下面的GND平面。
4.4 定位靠近IC的VIN, VCC和引导电容器。
4.5 将VCC电容器的负极端子连接到PGND，因为它作为低侧栅极驱动器的返回。
4.6 保持FB轨迹短定位反馈电阻邻近IC。
4.7 对于需要高电阻反馈组件的低iq转换器，请注意FB节点特别容易受到噪声拾取。
4.8 对于其他关键模拟节点，如误差放大输出(COMP)，频率设置(RT)和斜率补偿(slope)输入，使用短迹线。
4.9 为小信号组件返回电流使用专用的GND平面护城河。将该平面连接到IC的模拟GND引脚(AGND)。
4.10 将IC上的PGND和AGND连接为单点接地。
步骤5:关键走线-门驱动，电流感测，电压感测
5.1 使栅极驱动器从控制器到mosfet的跟踪运行尽可能短和直接，以最小化栅极回路寄生电感。使用至少20密尔的痕迹宽度。
5.2 通过将栅极驱动回路直接连接到MOSFET的源端，降低共源电感(栅极回路和开关回路之间的相互作用)。
5.3 栅极驱动路径与功率级正交，以避免相互耦合。
5.4 将栅极和源迹线彼此平行放置在一层上，或在相邻层上垂直对齐，以减少电感和高dv/dt噪声。
5.5 将低侧栅驱动迹线放置在靠近保护地线平面的地方，使返回电流在迹线下方的路径上相互耦合。
在这个由三部分组成的系列[1]中，我用逐步的方法讨论了快速开关DC/DC转换器的PCB布局注意事项。第1部分中的步骤1和步骤2检查了PCB层堆叠，并确定了转换器的高di/dt电流环和高dv/dt电压节点。第2部分中的第3步和第4步回顾了功率级和控制IC组件的放置，以实现最佳开关以及热和EMI性能。在这最后一期中，我将介绍步骤5和6:栅极驱动器、电流传感和反馈网络的关键走线路由;并回顾了多层PCB基板的电源和接地平面设计以及接地分离技术。有关DC/DC转换器PCB布局准则的完整摘要，请参见表1。
步骤5:路由MOSFET门驱动器，电流感应，反馈和其他关键痕迹
了解栅极回路和共源寄生电感
MOSFET开关行为以及波形振响、开关损耗、器件应力和EMI的后果与器件封装和PCB布局连接引起的开关回路和门电路的寄生电感密切相关[2,3]。从图1中，我们需要认识到栅极驱动电路布局中产生的两个寄生电感的作用。
图1:syncet寄生导通导致相位腿配置中不受欢迎的直通。这与开关节点电压产生的位移电流dv/dt (a)和体二极管反向恢复电流产生的负诱导源电压di/dt (b)有关。
LG是栅极回路的自感，包括来自MOSFET封装和PCB走线路由的集总贡献，LS是漏极和栅极电流路径共享的共源或互感[4,5]。如图1所示，控制MOSFET (CtrlFET)的共源电感LS1增加了开关损耗，因为主回路的di/dt产生了一个负反馈电压，阻碍了门源电压的上升和下降。在体二极管反向恢复过程中，共源电感LS2导致同步MOSFET (syncet)的杂散导通。
最小化门电路寄生电感
前面我在第1部分和第2部分讨论了4开关降压升压变换器[5]的顶层和底层布局。图2、3显示了该PCB的内层艺术品。
栅极驱动迹线从控制IC到位于第3层和第4层的四个mosfet，保持尽可能短和直接，以减少栅极电感。开尔文连接将栅极驱动回线直接连接到各自的MOSFET源端子，最大限度地减少共源电感。低侧MOSFET栅极的返回电流在GND平面上驱动流回IC的PGND引脚。为了最小化栅极环路面积，栅极和源走线采用20mil走线宽度作为差分对并排布线。
栅极回路寄生电感也增加了刷新引导电容器所需的时间。当syncet具有较短的传导时间时，这对于高占空比操作条件尤其重要。图1用绿色突出显示引导电容刷新电流路径。
路由电流和电压感测痕迹
图3a显示了电流检测作为从分流电阻到IC电流检测输入的紧密耦合差分对路由的迹线。分流器上的开尔文感应对精确度至关重要。保持边界确保与检测返回迹相关联的通孔与GND平面隔离，并且电流检测滤波器组件位于尽可能靠近IC的位置。
图3b显示了在实现最精确调节的点上的VOUT检测位置，通常在电流流向负载之前的堆叠的最低层。VIN和VOUT感测迹线对GND是低阻抗的，但仍然容易受到转换器的高di/dt环路的影响。
步骤6:电源与GND平面设计;单点接地
对于高密度布局，设计人员需要特别注意使用尽可能少的通孔进行信号布线，特别是在大电流传导路径内。这避免了“瑞士奶酪效应”，即PCB堆叠中的所有层都被大量的通孔穿孔，增加直流电阻并损害热和EMI性能。正如[6]中提到的，许多PC板问题可以追溯到信号返回路径不连续，从而导致共模电流和辐射发射。如果返回路径没有被GND平面上的间隙或槽中断，高频信号将沿着迹线传导到负载，然后由于相互耦合而立即返回到迹线下面。
由于所有电容仅在自谐振频率范围内有效解耦，因此很难实现从VIN和VOUT到PGND的宽谱解耦分布。通过将VIN和VOUT平面堆叠在PGND平面上方或下方，多层PCB被用作低等效串联电感(ESL)电容器。在降压-升压变换器的示例布局中，VIN和VOUT铜多边形位于顶部和底部，为功率端子提供低阻传导路径(第2部分)。然后，PCB的内层在GND电位处填充尽可能多的铜，如图2,3所示。AGND和PGND在原理图中通常用两个不同的接地符号表示。AGND和PGND之间只需要一个连接点，通常在IC的外露热垫(DAP)处。
PCB布局指南
步骤1:选择PCB结构和堆叠规格
1.1 多层PCB结构大大优于单面或双面PCB，以减少传导损失，降低热阻抗，减轻EMI，并最大限度地减少噪声和迹线和组件之间的相互作用。
1.2 了解堆叠结构，包括板厚、铜重量、芯层和预浸料层(预浸渍玻璃纤维/树脂复合材料)[7]。
1.3 使用四层或六层PCB堆叠可以在第二层上实现紧密耦合的固体GND平面。以POWER-GND-SIGNAL-POWER/SIGNAL为例。
1.4 通过指定低高度PCB来改善两层设计中底层GND平面的耦合性和有效性。否则，双面设计本质上就是两个单面组件。
1.5 使用GND平面屏蔽敏感的小信号迹线免受功率级开关噪声的影响。
1.6 认识到PCB设计的最佳实践与高密度和小解决方案尺寸密切相关。
步骤2:识别高di/dt电流环和高dv/dt电压节点
2.1 尽量减少大电流，高di/dt功率回路和栅极驱动回路的面积，因为这些会产生h场，可以磁耦合到附近的低阻抗电路。
2.2 尽量减少具有较大dv/dt跃迁的高压交流节点的面积——例如，开关、引导和高侧门驱动器——因为这些代表的电场可以电容性耦合到附近的高阻抗电路。
2.3 避免在GND平面中增加回流电流路径长度的插槽、间隙和分段，从而导致共模噪声电流和辐射发射。
步骤3:功率级布局
3.1 器件的选择和布局的mosfet，去耦电容器和分流电阻应瞄准绝对最小的面积和“热”环的周长。
3.2 降低功率回路寄生电感，包括来自MOSFET封装、解耦电容、分流电阻和PCB互连的部分电感，因为它会导致电压超调、接地反弹、振铃、EMI和功率损失[3]。
3.3 配置为水平电流流的电源回路，在正下方的层上添加一个GND平面，作为h场自抵消和降低寄生电感的屏蔽层。
3.4 并联多个去耦电容器以降低等效串联电阻(ESR)和ESL。
3.5 不良的syncet杂散导通与高开关节点dv/dt以及门环和共源寄生电感密切相关(图1)。采取措施通过降低门下拉阻抗和使用紧密耦合的门和源(返回)走线来缓解这种情况。
3.6 将一个电阻与引导电容串联，用于非对称栅极驱动设计[6]。这样可以在不影响关断开关损耗的情况下衰减开路转换的电压和电流转换速率。
3.7 将开关节点缓冲网络和反平行肖特基二极管放置在离同步cet极近的死区导通处。
3.8 为了在对流环境中获得最佳的热场轮廓，应避免高组件(如滤波器电感和电解电容器)对低轮廓功率mosfet的气流阴影。
3.9 开关节点铜土地面积是管理dv/dt相关噪声和为低侧MOSFET提供可接受的热下沉之间的权衡。具有高交流电压的大飞机成为辐射电磁干扰的发射和接收天线结构。
3.10 去除电感器正下方的GND平面铜，以尽量减少电容耦合到GND，特别是如果需要大量的旋转来获得电感。
3.11 为了避免增加电感的等效并联电容(EPC)，降低其自谐振频率(SRF)，将电感端子的铜管分开。
步骤4:控制IC放置和控制截面布局
4.1 参考设备数据表，了解具体的布局建议和布局示例。
4.2 保持IC靠近mosfet以减少栅极驱动迹线长度。双面布局的一种选择是将IC定位在PCB相对于mosfet的另一侧。
4.3 使用多个热通孔将IC的暴露热垫连接到下面的GND平面。
4.4 定位靠近IC的VIN, VCC和引导电容器。
4.5 将VCC电容器的负极端子连接到PGND，因为它作为低侧栅极驱动器的返回。
4.6 保持FB轨迹短定位反馈电阻邻近IC。
4.7 对于需要高电阻反馈组件的低iq转换器，请注意FB节点特别容易受到噪声拾取。
4.8 对于其他关键模拟节点，如误差放大输出(COMP)，频率设置(RT)和斜率补偿(slope)输入，使用短迹线。
4.9 为小信号组件返回电流使用专用的GND平面护城河。将该平面连接到IC的模拟GND引脚(AGND)。
4.10 将IC上的PGND和AGND连接为单点接地。
步骤5:关键走线-门驱动，电流感测，电压感测
5.1 使栅极驱动器从控制器到mosfet的跟踪运行尽可能短和直接，以最小化栅极回路寄生电感。使用至少20密尔的痕迹宽度。
5.2 通过将栅极驱动回路直接连接到MOSFET的源端，降低共源电感(栅极回路和开关回路之间的相互作用)。
5.3 栅极驱动路径与功率级正交，以避免相互耦合。
5.4 将栅极和源迹线彼此平行放置在一层上，或在相邻层上垂直对齐，以减少电感和高dv/dt噪声。
5.5 将低侧栅驱动迹线放置在靠近保护地线平面的地方，使返回电流在迹线下方的路径上相互耦合。
