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verilog中的rtl级描述

verilog中的rtl级描述属于数据流描述？还是属于结构化描述？还是属于行为描述？求解惑！


RTL写设计现在大部分用的是寄存器级的，数据流一般输入输出都是wire类型，行为建模一般是reg类型，结构描述说的是自顶向下的模块化设计


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