设计线路板，板框确定、元件定位后，除了受热和抗扰分析外，能出图的话，首先要完成布通率，也就是全部连线走通，所以我选了Pads_9.5版自带中难度最高的sample做游戏目标。
文件名是：pwrdemoc
在目录 \PADS Projects\Samples下
在所有原默认值下，修改点设置：菜单里，编辑-特性，把 Plane Layer3 和 Plane Layer4 的布线打勾取消。也就是信号线只允许在Top和Bottom，而GND和VDD保留默认全允许。
此外，其它设置，包括板框、元件布局、线宽、连线都不允许修改。
在上述前提下，把所有走线联通，并且把过孔的数量尽量减少。