七人表决器如何编码！！！！

我真的不是平时不学习期末求答案的人啊，EDA只上了一节课还没弄懂verilog是啥呢就要求电路设计，我看了两天的书了，知识实在浩瀚记不住啊。。
百度之后全是用VHDL语言
我是真的走投无路了才来跪求大神们的啊
帮帮我吧！！！！

@恶心的狐狸2

@恶心的狐狸2

老师的课件中已有一部分：
module voter7(pass, vote);
output pass;
input [6:0] vote;
reg [2:0] sum;
integer i;
reg pass;
always @(vote)
begin
sum=0;
for(i=0;i<=6;i=i+1)
if(vote[i])sum=sum+1;
if(sum[2])pass=1;
pass=1
else pass=0;
end
endmodule
想请教的是如何用数码管显示，以及用74LS151和74LS161时要如何连接才能达到预期效果

G你好，你调试的FPGA给B50610发数据可以了吗？a

求助！跪谢