verilog HDL和VHDL作为描述硬件电路设计的语言，其共同的特点在于：
能形式化地抽象表示电路的行为和结构、支持逻辑设计中层次与范围的描述、
可借用高级语言的精巧结构来简化电路行为的描述、
具有电路仿真与验证机制以保证设计的正确性、
支持电路描述由高层到低层的综合转换、
硬件描述与实现工艺无关(有关工艺参数可通过语言提供的属性包括进去)、
便于文档管理、易于理解和设计重用。


verilog HDL和VHDL又各有其自己的特点。
由于Verilog HDL早在1983年就已推出，至今已有近二十年的应用历史，
因而Verilog HDL拥有更广泛的设计群体，成熟的资源也远比VHDL丰富。
与VHDL相比Verilog HDL的最大优点是：它是一种非常容易掌握的硬件描述语言，只要有C语言的编程基础，通过二十学时的学习，再加上一段实际操作，一般读者可在二至三个月内掌握这种设计技术。
而掌握VHDL设计技术就比较困难。这是因为VHDL不很直观，需要有Ada编程基础，一般认为至少需要半年以上的专业培训，才能掌握VHDL的基本设计技术。
目前版本的Verilog HDL和VHDL在行为级抽象建模的覆盖范围方面也有所不同。
一般认为Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL强得多。

擦擦擦..我发现书里都有...看书看书