老师让我做一个随机码产生过程中基于FPGA的真随机熵含量计算，说是之前没入门做这个会比较困难，问一下fpga这东西难学吗？

有没有大佬可以指导一下，做这个项目需要弄哪学起，都需要学习什么内容呢，孩子毕设一头雾水。 这是任务书： 1.学习抽取FIR滤波器的原理及几种实现结构，学习FPGA设计滤波器的方法；2.学习分布式算法原理，研究高阶抽取FIR滤波器设计方法；3.基于FPGA对抽取FIR滤波器进行设计，包括数据输入模块、低通抽取滤波模块以及数据处理模块；4.对设计系统进行实验，通过结果分析，验证设计滤波器性能；

我们专业PCB抄板-PCB改板-Layout设计-反推原理图-芯片解密 电路分析功能模块替代，功能升级; -PCB打样-PCBA生产（贴片+DIP焊接） 有需要可以留言回复或者私信

大佬们，这个报错如何解决，今天下午还没有这个报错，晚上再弄就出现这个错误了 23:49:19 **** Incremental Build of configuration Debug for project text ****make all'Building file: ../src/helloworld.c''Invoking: MicroBlaze gcc compiler'mb-gcc -Wall -O0 -g3 -IF:/lab/project_chuankou/sdk/bsp/export/bsp/sw/bsp/standalone_domain/bspinclude/include -I"F:\lab\project_chuankou\sdk\bsp\microblaze_0\standalone_domain\bsp\microblaze_0\include" -c -fmessage-length=0 -MT"src/helloworld.o" -mlittle-endian -mcpu=v11.0 -mxl-soft-mul -Wl,--no-relax -ffunction

问题1：always0和!always0代表什么条件？ 问题2：为什么这两组代码生成的结果不一样？其中pi_money = {pi_money_one, pi_money_half};

FPGA开发与实战

河南一本电子信息工程的大三，自己买板子学fpga学了一个多月感觉能学进去，基础知识也是专业课，自学两年自己多找项目本科出来能找到工作吗，没有读研的想法

想知道如果报了蓝桥杯的fpga赛道，要怎么准备，大一0基础，打算寒假开始学

FPGA线上寒假班，2025年01月11日开班，为期5天，线上直播课程+录播+课程群+一对一名师答疑，以项目式教学为基准，带领大家走进FPGA开发的世界中。参加线上寒假班的学员年后想参加FPGA工程师就业班可享受全部抵扣（FPGA就业班2025.02.10开班，敬请关注），相当于寒假线上特训营免费学，欢迎报名参加！ 网页链接

这个需求应该不是很难吧。

有没有大佬帮我看看啊

真的不会啊，，求万能吧友帮忙。。 要求： 速度表 显示汽车时速Km/h 车轮每转一圈，有一个传感脉冲；每

我在上课时听老师说输出一般要用reg声明。 可在做hdlbits时遇到一个问题：输出是q，可我添加了代码"reg[7:0]q;"之后编译会出错。 有大佬能解释一下为什么吗?

要求：多人竞赛抢答器的设计（1）设计一个可容纳2组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 （2）抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 （3）设置一个主持人“复位”按钮。 （4）主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别。 （5）每次抢答开始时启动倒计时，当有抢答信号是倒计时停止。

喜迎元旦，祝大家2025新年快乐！

本人末流985大一电子信息大类，请问大佬们未来从事FPGA方向的话分流选哪个方向。顺便问问各位觉得6，7年以后FPGA的行情会咋样，好迷茫

支持简单指令集的单周期cpu的实现，verilog代码写好了，感觉是不是少了MUX模块，能仿真，但是出来的波形图里pc不会变，求帮忙改改代码，有偿，可议价

我想用modelsim来仿真Microblaze，想请问各位前辈Microblaze运行的C语言怎么才能加载到modelsim

整了两三天了网上的都试了个遍也没整好，烧录到板子上跑一点没问题，只有仿真没波形，代码给同学帮忙跑他能跑出来但是我跑不出来，想着是软件的 问题删了重装好几个版本了也不行

请问有Altera EP4CE10F17C8引脚分配的资料吗 网上没搜到

坐标某二本，这学期大四了，想着下半年面临找工作的压力，刚好刚开学前两周是实践课，请的是某FPGA公司的技术人员给我们上课，跟单片机电路那些一样，写代码和下板操作。闲暇之余，这个老师跟我们说现在缺FPGA技术人员，学好了起步1w-1.2w一个月。我们班6个人就跟着他来到机构学习了，到今天学了一个月，感觉我真的没天赋，最多就能勉强听懂他做过的，叫我自己做我真的完全没思路，写两句话就不知道写啥了。有一天我回顾我高考和大学才

求河南省内fpga培训

同样的程序不同的仿真，结果不同，modelsim对而wvf的结果奇奇怪怪的，例如图中shift和now_disp这两个变量，结果不同，有吧u知道为什么吗（平时都用modelsim，有人问wvf的相关问题，实践下发现仿真结果不同）

本人小白，工作中这一次用到vivado,跪求大神指点！

因为对modelsim非常新手，照着做，但是中间这几步分神了，结果就不会了

用quartus做，谁帮帮忙

鼠鼠今天接了个面试。他们大概内容是，郑州中科集成研究院，然后把我们拉去那培训个3，4个月的fpga。然后就说帮忙找工作吧（不知道是安排还是怎样），月薪不低于8k（会签合同），低于8k不找你要培训费，然后培训会从你入职后的两三个月的月薪扣。 我想问一下，这是不是纯纯坑人的培训机构啊？我一开始还以为是直接进一个小公司了呢

我需要加急，只需要写一个fpga端的uart连续收发模块，实现和stm32的数据相互传输

fpga期末大作业，板子是黑金ax301，软件是quartus2 13.0，做得简单点，板子功能大部分都能实现就可以了！

有无大佬会FPGA驱动1602，调试了好几天都没调试出来，有偿

如题，期末考试要考8门还有几个大作业,实在来不及，有没有大佬帮忙看看这个作业怎么做，有偿

警告（15058）：锁相环“CLK_33Mhz:CLK_33Mhz|altpll:altpll_component|CLK_33Mhz_altpll:auto_generated|pll1”处于普通或源同步模式，其输出时钟“补偿时钟”设置为clk，由于该时钟为输出引脚提供信号，所以未得到完全补偿——只有处于零延迟缓冲模式的锁相环才能对输出引脚进行完全补偿。

各位大佬，初学者有个问题请教，ALINX黑金的试验教程25，千兆以太网视频传输实验的教程，想在这个基础上在屏幕显示的摄像头画面上增加字符如何写，我尝试把试验教程12，字符显示实验中OSD的代码移植过来，把camera_delay输出的cmos_data_delay转成16位rgb565，再拼接成24位rgb888，输入osd的module，然后将输出的24位rgb888转成16位rgb565，最后再拆成8位传入原来的以太网模块ethernet_test，结果得到的画面没有变，没有增加字符，想请教下各位大佬这是怎么回事，

小白求助！本人在CSDN下载了一个现成的Ad控制电路程序，图2是原作者的时序电路图，我下载下来后代码没有报错，但是电路图和仿真图一直都没有，请问是哪里出了问题？请求各位大佬帮忙！非常感谢！

吧友们，本人电子信息工程大二学生，想学fpga，初学者建议自己买什么板子来练习，蓝桥杯比赛用的那个怎么样

lz在考研中，只会一些verilog和数电，想考完研做毕设，前几天和老师联系他说过些天和我聊聊毕设题目，老哥们有推荐的项目吗

我妹想去参加这个冬令营，请问这个冬令营对于一个刚上大二的通信专业的女生有用吗？还有那个证书，费用10800值吗？

有没有人有四人抢答器的码源

在自定义ip核中添加ila，不添加ila能跑完比特流，添加ila后在综合分析的时候没有报错，但是到布局布线的时候报错，报错信息显示资源的问题，但是实际资源并没有溢出。 有没有遇到这种问题的大佬啊，困惑了好几天了 csdn上有相关话题，但是ila抓取的信号并不是inout型的，与我遇到的情况不符。

各位大佬们好，我在利用vivado（2023.1）和vitis配置pynq-z2的freertos hello world例程中遇到了“Memory write error at 0x100000，APB AP transaction error”的报错，查阅csdn发现大概率是ddr配置的问题，但是pynq-z2的内存条型号并没有被vivado收录，请问有没有大佬知道它在vivado中的稳定替代是哪个版本的ddr条？有没有让它稳定不报错的方法？

我用了PS端的UART0，实现它的数据环回，测试是可以的；然后再增加了UARTLITE IP核，也是实现它的数据环回，测试也是正常的。把两部分代码合在一起，先用串口助手向UART0发送数据，它是能实现数据回环的，然后再用串口助手向UARTLITE对应的串口发送数据，它也是能实现数据环回，但是这时我再向UART0发送数据，它就没响应了？这是为什么阿？有没有佬指点下 int main(void) { int status; status = uart_init(&Uart0_Ps,UART0_DEVICE_ID); //串口初始化 if (status == XST_FAILURE)

axi4-stream to video_out ip核与sobel ip核连接，但是系统报错如下

我是一个新手，目前需要将电脑上的一张图片传输到fpga板子上，需要如何进行，有没有懂的大佬指导一下

有没有大佬，帮帮我，楼主在学校是个混子，不知道怎么做

这种报错里的网表出现在imp步骤，我打算给加一个ila模块时出现。需要一个个点开后检查吗？还是有啥简单的纠错方法。 [DRC MDRV-1] Multiple Driver Nets: Net u_ddr3_controler/u_mig_7series_0/u_mig_7series_0_mig/u_memc_ui_top_std/u_ui_top/ui_rd_data0/not_strict_mode.app_rd_data_end_reg_0 has multiple drivers: u_ddr3_controler/u_mig_7series_0/u_mig_7series_0_mig/u_memc_ui_top_std/u_ui_top/ui_rd_data0/not_strict_mode.app_rd_data_end_reg/Q, and u_ddr3_controler/u_ddr3_rw/app_rd_data_end_reg/Q.

想问一下，如果打算用国产fpga开发，哪个公司的fpga开发资料详细一点，多一点，然后ip核好一些?高云?紫光?还是安陆呢？或者有什么其他的国产fpga厂商推荐呢？#fpga#国产#

如题